這既有利于早期發現結構設計上的錯誤，避免設計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設計的一次性成功率。在EDA技術使用ASIC芯片，它可以很容易地轉由掩模ASIC實現，因此開發風險也大為降低。

　　硬件描述語言（HDL）是EDA技術的重要組成部分，是用文本的形式來描述數字電路的內部結構和信號連接的一類語言，類似于一般的計算機語言形式和結構形式。超高速集成電路硬件描述語言（VHDL一VHSICHardwareDescriptionLanguage）具有很強的電路描述和建模能力，能從多個層次對數字系統進行建模和描述，從而大大簡化了硬件設計任務，用VHDL進行電子系統設計的一個很大的優點是設計者可以專心致力于其功能的實現，而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。采用硬件描述語言作為設計輸人和庫（Libraly）的引人，由設計者定義器件的內部邏輯和管腳，將原來由電路板設計完成的大部分工作故在芯片的設計中進行。由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，有效增強了設計的靈活性，提高了工作效率。并且可減少芯片的數量，縮小系統體積，降低能源消耗，提高了系統的功能和可靠性。

　　EDA技術發展趨勢和研究方向：把邏輯綜合和布圖工藝結合起來進行高層次的綜合。布圖研究向縱深發展，時延約束、性能優化、時鐘偏差以及噪聲串擾等成為布圖算法的必須考慮因素。在深亞微米工藝下互連線的延遲已超過了門的延遲，在對芯片進行電氣性能模擬時必須考慮傳輸線。傳輸線的延遲模型、關鍵路徑的延遲估算和時延分析是該領域研究的重點。傳輸線本身也推動了模擬技術的發展，其中AWE（AsymptoticWaveformEvaluation）方法及其改進是針對互連線模擬的有效方法。此夕卜，低功耗設計技術、模擬電路的EDA工具的發展和軟硬件IP核也是EDA技術未來的發展方向。

　　結束語隨著電子技術和計算機技術的深入發展以及EDA設計技術的不斷進步與完善，在單個芯片上集成CPU、DSP存儲器和其他控制功能的片上系統正處于高述發展中。未來的電子技術開發方式必然是高度層次化、綜合化和自動化的，新器件的涌現和新的開發方式的進步是相互依存、相互促進的，它們會隨著科學的發展不斷的更新和完善。北京富瑞恒創科技有限公司。